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• 000 01445nam0 2200313 450

• 001 0000579320

• 005 20191224181400.0

• 010 __ |a 978-7-5124-2991-8 |d CNY79.00

• 099 __ |a CAL 012019131117

• 100 __ |a 20190924d2019 ekmy0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 110000

• 105 __ |a ak a 000yy

• 106 __ |a r

• 200 1_ |a CPLD/FPGA设计与应用基础教程 |A CPLD/FPGA she ji yu ying yong ji chu jiao cheng |e 从Verilog HDL到System Verilog |f 郭利文, 邓月明编著

• 210 __ |a 北京 |c 北京航空航天大学出版社 |d 2019

• 215 __ |a 403页 |c 图 |d 24cm

• 320 __ |a 有书目 (第401-403页)

• 330 __ |a 本书涵盖了Verilog HDL和System Verilog设计、仿真及验证所需的理论知识点,同时涵盖了时序约束等与CPLD/FPGA设计相关的重要知识点。从Verilog HDL基础语法出发,逐渐过渡到System Verilog。本书包含了Verilog HDL和System Verilog基础语法及最新进展,所涉及的实例在实际中应用过,所涉及的各类CPLD/FPGA平台均为目前全国主流的CPLD/FPGA开发平台。

• 333 __ |a 本书可作为高年级本科生或研究生的CPLD/FPGA教材,又可作为从事CPLD/FPGA项目开发实践的工程技术人员的参考书

• 333 __ |a 普通高校“十三五”规划教材

• 517 1_ |a 从Verilog HDL到System Verilog |A cong Verilog HDL dao System Verilog

• 606 0_ |a 可编程序逻辑阵列 |A ke bian cheng xu luo ji zhen lie |x 系统设计 |x 高等学校 |j 教材

• 690 __ |a TP332.1 |v 5

• 701 _0 |a 郭利文 |A guo li wen |4 编著

• 701 _0 |a 邓月明 |A deng yue ming |4 编著

• 801 _0 |a CN |b CAU |c 20191224

• 905 __ |a CAU |d TP332.1/70

• 920 __ |a 211180 |z 1